TSMC baru -baru ini mengumumkan pada seminar teknologi Amerika Utara, kepadatan cacat (D0) dari teknologi proses N2 (2NM) dibandingkan dengan proses pendahulunya pada tahap yang sama.Menurut perusahaan, kepadatan cacat proses N2 lebih rendah dari n3 (3nm), n5 (5nm), dan node manufaktur N7 (7nm).Selain itu, slide menunjukkan bahwa proses N2 TSMC masih dua perempat dari produksi massal, yang berarti TSMC diharapkan mulai memproduksi chip 2nm pada akhir kuartal keempat 2025 seperti yang diharapkan.
Meskipun proses N2 TSMC adalah teknologi proses pertama perusahaan untuk mengadopsi transistor nanosheet ring gerbang penuh (GAA), kepadatan cacat simpul ini lebih rendah dari proses generasi sebelumnya pada tahap yang sama, dua kuartal di depan produksi massal (MP).Proses generasi sebelumnya- N3/N3P, N5/N4, dan N7/N6- semuanya menggunakan transistor efek lapangan sirip dewasa (FINFET).Oleh karena itu, meskipun N2 adalah simpul pertama TSMC untuk mengadopsi transistor nanosheet GAA, pengurangan kerapatan cacatnya lebih besar dari proses generasi sebelumnya sebelum memasuki tonggak produksi massal (HVM).
Bagan ini menggambarkan variasi kepadatan cacat dari waktu ke waktu, mencakup dari tiga perempat sebelum produksi massal menjadi enam kuartal setelah produksi massal.Di antara semua node yang ditampilkan - N7/N6 (hijau), N5/N4 (ungu), N3/N3P (merah), dan N2 (biru) - Kepadatan cacat secara signifikan berkurang dengan meningkatnya hasil, tetapi laju penurunan bervariasi tergantung pada kompleksitas node.Perlu dicatat bahwa N5/N4 adalah yang paling aktif dalam mengurangi cacat awal, sedangkan peningkatan hasil N7/N6 relatif lembut.Level cacat awal kurva N2 lebih tinggi dari pada N5/N4, tetapi kemudian menurun tajam, yang sangat dekat dengan lintasan reduksi cacat N3/N3P.
Slide menekankan bahwa hasil dan keragaman produk tetap menjadi faktor pendorong utama untuk mempercepat peningkatan kepadatan cacat.Produksi yang lebih besar dan produk diversifikasi menggunakan proses yang sama dapat mengidentifikasi dan memperbaiki kerapatan cacat dan menghasilkan masalah lebih cepat, memungkinkan TSMC untuk mengoptimalkan siklus pembelajaran cacat.TSMC menyatakan bahwa teknologi manufaktur N2-nya telah memperoleh lebih banyak chip baru daripada teknologi pendahulunya (karena TSMC sekarang memproduksi chip N2 untuk smartphone dan pelanggan komputasi kinerja tinggi (HPC) yang berisiko), dan kurva penurunan kepadatan cacat pada dasarnya mengkonfirmasi hal ini.
Mempertimbangkan faktor risiko yang disebabkan oleh pengenalan arsitektur transistor baru, sangat penting untuk tingkat pengurangan cacat N2 untuk tetap konsisten dengan node berbasis FinFet sebelumnya.Ini menunjukkan bahwa TSMC telah berhasil mentransfer pembelajaran prosesnya dan keahlian manajemen cacat ke era GAAFET baru tanpa menghadapi kemunduran yang signifikan.
RFQs/pesanan (0)